Desafios da fabricação de chips enfrentam a lei de moore

A cada poucos anos, há histórias sobre como a Lei de Moore - o conceito de que o número de transistores em uma determinada área dobra a cada dois anos ou mais - está morrendo. Tais histórias existem há décadas, mas ainda continuamos vendo novos chips com mais transistores a cada poucos anos, dentro do cronograma.

Por exemplo, em fevereiro, a Intel lançou um chip de transistor de 4, 3 bilhões de dólares chamado Xeon E7v2 ou Ivytown em uma matriz de 541 milímetros quadrados usando seu processo de 22nm. Há uma década, o Xeon de ponta da Intel, conhecido como Gallatin, era um chip de 130 nm com 82 milhões de transistores em uma matriz de 555 milímetros quadrados. Isso não acompanha a duplicação a cada dois anos, mas está próximo.

Obviamente, isso não significa que continuará funcionando para sempre e, de fato, a fabricação de chips está passando por grandes mudanças que afetam a fabricação e o design dos chips, e tudo isso terá impactos duradouros nos usuários.

Obviamente, ficou claro por muito tempo que as velocidades do relógio não estão ficando mais rápidas. Afinal, a Intel lançou os chips Pentium em 2004, que rodavam a 3, 6 GHz; hoje, o Core i7 de última geração da empresa roda a 3, 5 GHz com uma velocidade turbo máxima de 3, 9 GHz. (Claro, existem pessoas que fazem overclock, mas esse sempre foi o caso.)

Em vez disso, os designers reagiram adicionando mais núcleos aos chips e aumentando a eficiência de cada núcleo individual. Hoje, mesmo o chip de menor preço que você pode obter para um desktop ou laptop é um chip de núcleo duplo, e as versões quad-core são comuns. Mesmo em telefones, agora vemos muitas peças quad-core e até octa-core.

Isso é ótimo para executar vários aplicativos ao mesmo tempo (multitarefa) ou para aplicativos que podem realmente tirar proveito de vários núcleos e threads, mas a maioria dos aplicativos ainda não faz isso. Os desenvolvedores - principalmente aqueles que criam ferramentas de desenvolvedor - gastaram muito tempo fazendo seus aplicativos funcionarem melhor com vários núcleos, mas ainda existem muitos aplicativos que dependem principalmente do desempenho de thread único.

Além disso, os desenvolvedores de processadores estão colocando muito mais núcleos gráficos e outros núcleos especializados (como aqueles que codificam ou decodificam vídeo, criptografam ou descriptografam dados) dentro de um processador de aplicativos, no que muitos da indústria chamam de processamento heterogêneo. A AMD, Qualcomm e MediaTek têm adotado esse conceito, o que faz muito sentido para algumas coisas. Certamente ajuda na integração - tornando os chips menores e com menos consumo de energia; e parece fazer todo o sentido em processadores móveis - como a abordagem big.LITTLE que a ARM adotou, onde combina núcleos mais poderosos, mas que consomem mais energia, com aqueles que requerem apenas um pouco de energia. Para muitos de nós, é importante obter chips que consomem menos energia para o mesmo desempenho - e, portanto, dispositivos móveis que duram mais com a carga da bateria.

O uso de um número tremendo de núcleos - núcleos gráficos ou x86 especializados - certamente está causando um enorme impacto na computação de alto desempenho, onde coisas como as placas Tesla da Nvidia ou o Xeon Phi (Intel's Corner) da Intel estão tendo um grande impacto. De fato, a maioria dos principais supercomputadores hoje usa uma dessas abordagens. Mas ainda funciona apenas para certos tipos de uso, principalmente para aplicativos principalmente para aplicativos que usam comandos SIMD (instrução única, dados múltiplos). Para outras coisas, essa abordagem não funciona.

E não são apenas os chips que não podem correr mais rápido. No lado da fabricação, existem outros obstáculos para colocar mais transistores em um dado. Na última década, vimos todo tipo de novas técnicas de fabricação de cavacos, passando da mistura tradicional de silício, oxigênio e alumínio para novas técnicas, como o "silício tensionado" (onde os engenheiros esticam os átomos de silício), substituindo o portões com materiais de portão de alto K / metal e, mais recentemente, passando dos portões planares tradicionais para os portões 3D conhecidos como FinFETs ou "TriGate" na linguagem Intel. As duas primeiras técnicas agora são usadas por todos os fabricantes de chips avançados, com as fundições planejando introduzir FinFETs no próximo ano, aproximadamente, após a introdução da Intel em 2012.

Uma alternativa é chamada FD-SOI (silício sobre isolador totalmente empobrecido), uma técnica que a ST Microelectronics lançou em particular, que usa uma fina camada isolante entre o substrato de silício e o canal para fornecer um melhor controle elétrico de transistores minúsculos. teoria oferecendo melhor desempenho e menor potência. Mas até agora, não parece ter quase o momento dos grandes fabricantes que os FinFETs têm.

Ultimamente, a Intel tem refletido muito em quanto tempo está à frente na fabricação de chips e, de fato, começou a distribuir a produção em volume de seus microprocessadores Core em seu processo de 22 nm com a tecnologia TriGate há cerca de dois anos e planeja enviar produtos de 14 nm no segundo semestre deste ano. Enquanto isso, as grandes fundições de chips estão planejando uma produção de 20nm em volume ainda este ano usando transistores planares tradicionais, com produtos de 14 ou 16nm com FinFETs programados para o próximo ano.

A Intel tem mostrado slides mostrando a que distância está a densidade de chips, como esta do seu dia de analista:

Mas as fundições discordam. Aqui está um slide da chamada mais recente de investidores do TSMC, dizendo que pode fechar a lacuna no próximo ano.

Obviamente, só o tempo dirá.

Enquanto isso, obter tamanhos menores de matriz é mais difícil com as ferramentas litográficas tradicionais usadas para gravar as linhas no chip de silício. A litografia de imersão, usada pela indústria há anos, atingiu seu limite, de modo que os vendedores estão agora recorrendo ao "padrão duplo" ou a mais passes para obter dimensões mais refinadas. Embora tenhamos visto algum progresso ultimamente, a tão esperada mudança em direção à litografia ultravioleta extrema (EUV), que deve oferecer um controle mais refinado, permanece a anos de distância.

Coisas como FinFETs e padrões múltiplos estão ajudando a criar a próxima geração de chips, mas com custos crescentes. De fato, vários analistas estão dizendo que o custo por transistor de produção em 20nm pode não ser uma melhoria em relação ao custo em 28nm, devido à necessidade de duplo padrão. E novas estruturas como FinFETs provavelmente também serão mais caras, pelo menos no começo.

Como resultado, muitos fabricantes de chips estão procurando métodos ainda mais exóticos para melhorar a densidade, mesmo que as técnicas tradicionais da Lei de Moore não funcionem.

A memória flash NAND usa a mais avançada tecnologia de processo, por isso já está enfrentando problemas sérios com o dimensionamento horizontal convencional. A solução é criar seqüências NAND verticais. As células de memória individuais não ficarão menores, mas como você pode empilhar tantas umas sobre as outras - todas no mesmo substrato -, você obtém uma densidade muito maior no mesmo espaço. Por exemplo, um chip NAND 3D de 16 camadas fabricado em um processo de 40 nm seria aproximadamente equivalente a um chip NAND 2D convencional feito em um processo de 10 nm (o processo mais avançado em uso agora é 16 nm). A Samsung diz que já está fabricando seu V-NAND (Vertical-NAND), e a Toshiba e a SanDisk seguirão o que chama de p-BiCS. Micron e SK Hynix também estão desenvolvendo NAND 3D, mas parecem focar no NAND 2D padrão nos próximos dois anos.

Observe que isso não é a mesma coisa que o empilhamento de chips 3D. A memória DRAM também está atingindo uma parede de escala, mas possui uma arquitetura diferente que requer um transistor e um capacitor em cada célula. A solução aqui é empilhar vários chips de memória DRAM fabricados um sobre o outro, perfurar os substratos e conectá-los usando uma tecnologia chamada TSVs (through-silicon-vias). O resultado final é o mesmo - maior densidade em uma área menor - mas é mais um processo de embalagem avançado do que um novo processo de fabricação. O setor planeja usar essa mesma técnica para empilhar a memória além da lógica, não apenas para reduzir a área ocupada, mas também para melhorar o desempenho e reduzir a energia. Uma solução que chamou muita atenção é o Hybrid Memory Cube da Micron. Eventualmente, o empilhamento de chips 3D pode ser usado para criar poderosos chips móveis que combinam CPUs, memória, sensores e outros componentes em um único pacote, mas ainda há muitos problemas a serem resolvidos com a fabricação, teste e operação desses chamados produtos heterogêneos. Pilhas 3D.

Mas é a próxima geração de técnicas sobre as quais os fabricantes de chips falaram que parecem muito mais exóticas. Nas conferências de chips, você ouve muito sobre o DSA (Directed Self Assembly), em que novos materiais se agrupam no padrão básico do transistor - pelo menos para uma camada de chip. Parece um pouco ficção científica, mas conheço vários pesquisadores que acreditam que isso realmente não está muito longe.

Enquanto isso, outros pesquisadores estão analisando uma classe de novos materiais - conhecidos como semicondutores III-V nos estilos mais tradicionais de fabricação; enquanto outros estão analisando diferentes estruturas de semicondutores para complementar ou substituir FinFETs, como nanofios.

Outro método de redução de custos é fazer transistores em uma bolacha maior. A indústria passou por essas transições antes de passar de bolachas de 200 mm para bolachas de 300 mm (cerca de 12 polegadas de diâmetro) cerca de uma década atrás. Agora, fala-se muito em mudar para as bolachas de 450 mm, com a maioria dos grandes fabricantes de bolachas e os fornecedores de ferramentas criando um consórcio para examinar as tecnologias necessárias. Essa transição deve reduzir os custos de fabricação, mas terá um alto custo de capital, pois exigirá novas fábricas e uma nova geração de ferramentas para fabricação de chips. A Intel tem uma fábrica no Arizona que seria capaz de produzir 450 mm, mas atrasou o pedido das ferramentas, e muitos dos fornecedores de ferramentas também estão adiando suas ofertas, tornando provável que a primeira produção real de bolachas de 450 mm não ocorra até 2019 ou 2020, no mínimo.

Tudo parece estar ficando mais difícil e mais caro. Mas esse é o caso da fabricação de semicondutores desde o início. A grande questão é sempre se as melhorias no desempenho e na densidade extra valerão o custo extra na fabricação.

ISSCC: Estendendo a Lei de Moore

Como estender a Lei de Moore foi um tópico importante na conferência Internacional de Circuitos de Estado Sólido (ISSCC) do mês passado. Mark Horowitz, professor da Stanford University e fundador da Rambus, observou que a razão pela qual temos computação em tudo hoje é porque a computação ficou barata, devido às leis de Moore e Dennard sobre dimensionamento. Isso levou a expectativas de que os dispositivos de computação se tornassem cada vez mais baratos, menores e mais poderosos. (Stanford planejou o desempenho dos processadores ao longo do tempo em cpudb.stanford.edu).

Mas ele observou que a freqüência de clock dos microprocessadores parou de aumentar por volta de 2005 porque a densidade de energia se tornou um problema. Os engenheiros atingiram um limite real de energia - porque eles não podiam aquecer os chips mais, agora todos os sistemas de computação têm limitação de energia. Como ele observou, a escala de energia - a tensão da fonte de alimentação - está mudando muito lentamente.

A primeira tendência do setor para resolver esse problema é mudar a tecnologia. "Infelizmente, não estou otimista de que encontraremos uma tecnologia para substituir o CMOS da computação", disse ele, tanto por problemas técnicos quanto econômicos. A única maneira de aumentar as operações por segundo é, portanto, diminuir a energia por operação, disse ele, sugerindo que é por isso que todo mundo tem processadores com vários núcleos hoje, mesmo em seus telefones celulares. Mas o problema é que você não pode continuar adicionando núcleos porque atinge rapidamente um ponto de retornos decrescentes em termos de energia de desempenho e área da matriz. Os designers de CPU sabem disso há algum tempo e vêm otimizando as CPUs há muito tempo.

Horowitz disse que não devemos esquecer a energia usada pela memória. Em sua apresentação, ele mostrou a quebra de energia de um processador de 8 núcleos atual e não identificado, no qual os núcleos da CPU usavam cerca de 50% da energia e a memória na matriz (caches L1, L2 e L3) usava os outros 50%. Isso nem inclui a memória externa do sistema DRAM, que pode acabar sendo 25% do uso total de energia do sistema.

Muitas pessoas estão falando sobre o uso de hardware especializado (como ASICs), que pode ser mil vezes melhor em termos de energia por operação em comparação com uma CPU de uso geral. Mas, como observou Horowitz, a eficiência aqui vem em parte porque é usada para aplicativos específicos (como processamento de modem, processamento de imagens, compactação e descompactação de vídeo) que basicamente não acessam muito a memória. É por isso que ajuda muito na energia - não é tanto sobre o hardware, é sobre mover o algoritmo para um espaço muito mais restrito.

A má notícia é que isso significa que os aplicativos que você pode criar são restritos. A boa notícia é que você poderá criar um mecanismo mais geral que possa lidar com esses tipos de aplicativos com "alta localidade", o que significa que eles não precisam acessar a memória. Ele se refere a isso como o modelo de computação altamente local e os "aplicativos de estêncil" que podem ser executados nele. É claro que isso requer um novo modelo de programação. Stanford desenvolveu uma linguagem específica de domínio, um compilador que pode criar esses aplicativos de estêncil e executá-los em FPGAs e ASICs.

Também na conferência da ISSCC, Ming-Kai Tsai, Presidente e CEO da MediaTek, disse que as pessoas perguntam desde o início dos anos 90 quanto tempo realmente a Lei de Moore vai durar. Mas, como Gordon Moore disse na ISSCC em 2003, "nenhum exponencial é para sempre. Mas podemos atrasá-lo para sempre". A indústria fez um ótimo trabalho sustentando a Lei de Moore mais ou menos, disse ele. O custo do transistor continuou seu declínio histórico. Pelo custo de 100 gramas de arroz (cerca de 10 centavos), você poderia comprar apenas 100 transistores em 1980, mas em 2013 você poderia comprar 5 milhões de transistores.

Tsai disse que os dispositivos móveis atingiram o teto porque os processadores não podem funcionar eficientemente em velocidades acima de 3 GHz e porque a tecnologia da bateria não melhorou muito. A MediaTek está trabalhando nesse problema usando CPUs multicore e multiprocessing heterogêneo (HMP). Ele disse que a empresa introduziu o primeiro processador HMP de 8 núcleos verdadeiro em 2013 e, no início desta semana, anunciou um processador de 4 núcleos usando sua tecnologia PTP (Performance, Thermal and Power) para aumentar ainda mais o desempenho e reduzir a energia. Ele também falou sobre o rápido progresso na conectividade. Muitos aplicativos móveis que antes eram impossíveis agora são viáveis ​​devido a essas melhorias nas redes WLAN e WWAN, disse ele.

A MediaTek está trabalhando em diferentes tecnologias para o "Cloud 2.0", incluindo soluções de carregamento sem fio, o SoC "Aster" para wearables (medindo apenas 5, 4x6, 6 milímetros) e sistemas heterogêneos como parte da HSA Foundation, disse ele. A nuvem 2.0, de acordo com Tsai, será caracterizada por muito mais dispositivos - em particular wearables - com muito mais rádios; mais de 100 rádios por pessoa até 2030.

Os grandes desafios do Cloud 2.0 serão energia e largura de banda, disse Tsai. O primeiro exigirá sistemas inovadores integrados, soluções de hardware e software; melhor tecnologia de bateria; e alguma forma de captação de energia. O segundo exigirá um uso mais eficiente do espectro disponível, redes adaptáveis ​​e conectividade mais confiável.

Aconteça o que acontecer com a fabricação de chips, certamente haverá novas aplicações e novas decisões que os fabricantes de chips, os designers de produtos e os usuários finais enfrentarão.