Processo de 10nm da Intel: é mais do que apenas escala de chip

Em uma série de apresentações ontem, a Intel forneceu muito mais detalhes sobre seu processo de 10nm para fabricação de processadores avançados, divulgou um novo processo FinFET de 22nm projetado para dispositivos com menor consumo de energia e baixo custo, sugeriu uma nova métrica para comparar nós de chip e, geralmente, pressionou o idéia de que "a lei de Moore está viva e bem". O que mais me chamou atenção foi a ideia de que, embora os processadores continuem se tornando mais denso , a dificuldade e o custo dos novos nós do processo forçarão uma repensação completa de como os chips serão projetados no futuro.

Mark Bohr, Sênior da Intel Companheiro e diretor de arquitetura e integração de processos, deu o discurso usual da Intel sobre como lidera o setor de semicondutores em tecnologia de processos. Ele disse que a Intel continua a ter cerca de três anos de vantagem sobre seus concorrentes, apesar de as fundições de chips, como Samsung e TSMC, estarem lançando o que chamam de processos de 10nm antes dos produtos de 10nm da Intel serem lançados no final do ano. Bohr disse que a Intel introduziu a maioria dos principais avanços do setor nos últimos 15 anos, incluindo silício tensionado, gate de metal high-k e transistores FinFET (que a Intel originalmente chamou Tri-Gate, embora tenha voltado a usar o nome padrão do setor)..

Bohr disse que os números de nós usados ​​por todos os fabricantes não são mais significativos e, em vez disso, pedia uma nova medição baseada na contagem de transistores dividida pela área celular, com células NAND contando com 60% da medição e o flip-flop de digitalização Células lógicas contando 40% (para ficar claro, ele está se referindo não às células de memória flash NAND, mas sim às portas lógicas NAND ou "AND negativa"). Isso fornece uma medição em transistores por milímetro quadrado, e Bohr mostrou um gráfico refletindo as melhorias da Intel nessa escala, variando de 3, 3 milhões de transistores / mm ² a 45 nm a 37, 5 milhões de transistores / mm ² a 14 nm e movendo-se para mais de 100 milhões de transistores / mm2 a ¹⁰ nm.

Nos últimos anos, a Intel tem usado a altura da célula lógica dos tempos de pitch do portão como medida, mas Bohr disse que isso não captura mais todos os avanços que a Intel está fazendo. Ele disse que a medida continua sendo um bom método relativo de comparação, mas não deu um número difícil.

Bohr disse que, embora o tempo entre os nós estivesse se estendendo - a Intel não é mais capaz de introduzir novos nós a cada dois anos -, a empresa é capaz de alcançar uma escala de área melhor do que o normal, que a Intel chama de " hiper escala "Ele mostrou um gráfico demonstrando que em 14nm e 10nm a Intel conseguiu tornar a área lógica 37% do tamanho da área lógica no nó anterior.

Bohr observou que outras partes de um processador - principalmente a memória estática de acesso aleatório e os circuitos de entrada e saída - não estão diminuindo na mesma taxa que os transistores lógicos. Juntando tudo, ele disse que as melhorias no dimensionamento permitirão à Intel pegar um chip que exigiria 100 mm ² a 45 nm e fabricar um chip equivalente em apenas 7, 6 mm ² a 10 nm, assumindo que não há alteração nos recursos. (Obviamente, no mundo real, cada geração subsequente de lasca adiciona mais recursos.)

Stacy Smith, vice-presidente executiva de manufatura, operações e vendas da Intel, disse que, como resultado, embora demore mais tempo entre os nós, o dimensionamento adicional resultou nas mesmas melhorias ano a ano que os dois anos anteriores. cadência fornecida ao longo do tempo.

Ruth Brain, uma Intel Companheiro e o diretor de tecnologia e integração de interconexão, conversaram sobre a tecnologia de 14nm existente da empresa, que começou a fabricar em 2014, e disse que era similar em densidade aos produtos de 10nm que outros começaram a enviar este ano.

Ela explicou como esse processo foi introduzido " hiper escala , "em parte usando uma técnica de multipadrão mais eficiente para criar recursos mais refinados do que as linhas de 80 nm ou mais que os atuais scanners de imersão de 193 nm podem criar em uma única passagem. A Intel disse que usando uma tecnologia chamada" padrão duplo auto-alinhado "(SADP), em vez do método Litho-Etch-Litho-Etch que outros fabricantes usam, ele pode obter resultados mais precisos e consistentes, levando a melhores rendimentos e desempenho.

No geral, Brain disse que o uso de hiper escala resulta em 1, 4 vezes mais unidades por dólar do que o dimensionamento tradicional permitiria, e isso resulta em aproximadamente o equivalente à economia que a Intel teria obtido se a indústria tivesse mudado de pastilhas de silício de 300 a 450 mm (uma chave amplamente discutido, mas parece ter sido abandonado por enquanto).

Kaizad Mistry, vice-presidente corporativo e co-diretor de desenvolvimento de tecnologia lógica, explicou como hiper escala técnicas estão sendo usadas a 10 nm e deu mais detalhes sobre o processo de 10 nm da empresa, que ele descreveu como "uma geração completa à frente" de outras tecnologias de 10 nm. No geral, ele disse que o nó de 10 nm fornecerá uma melhoria de 25% no desempenho na mesma potência ou uma redução de quase 50% no poder no mesmo desempenho em comparação com o nó de 14 nm.

Mistry descreveu o processo da Intel como usando um passo de gate de 54nm e uma altura de célula de 272nm, bem como um passo de barbatana de 34nm e um passo de metal mínimo de 36nm. Basicamente, ele disse que isso significa que você tem barbatanas 25% mais altas e 25% mais espaçadas do que a 14nm. Em parte, ele disse, isso foi conseguido usando o "padrão quad auto-alinhado", pegando um processo que a Intel desenvolveu para o padrão múltiplo de 14 nm e estendendo-o ainda mais, possibilitando recursos menores. (Mas eu observaria que isso parece indicar que o tom do gate não está aumentando tão rápido quanto nas gerações anteriores.)

Dois novos hiper escala os avanços também ajudaram, disse ele. O primeiro deles é "contato sobre ativo portão ", o que significa que o local onde um portão cruza um barbatana criar um transistor agora está diretamente por cima, em vez de logo abaixo dele. Ele disse que isso deu outra escala de área de 10% acima da escala de tom. A segunda técnica, que Mistry disse ter sido usada antes, mas não com transistores FinFET, é chamada de "porta fictícia única". Na geração de 14 nm, ele disse, os transistores da Intel tiveram "portas fictícias" cheias na extremidade de cada célula lógica; a 10 nm, no entanto, Mistry disse que há apenas metade de um portão falso em cada borda. Isso fornece outro benefício efetivo de escala de 20% na área, disse ele.

Juntas, disse Mistry, essas técnicas permitem uma melhoria de 2, 7x na densidade do transistor e permitem que a empresa produza mais de 100 milhões de transistores por milímetro quadrado.

Mistry também deixou claro que, como em 14nm, o período de expansão do tempo entre os nós do processo tornou possível para a empresa aprimorar cada nó um pouco a cada ano. Mistry descrito em termos gerais planeja dois nós adicionais de 10nm fabricados com desempenho aprimorado. (Eu achei interessante - e um pouco preocupante - que, embora esses gráficos mostrem os nós de 10 nm claramente exigindo menos energia que os nós de 14 nm, eles sugerem que os primeiros nós de 10 nm não oferecerão tanto desempenho quanto os mais recentes).

Ele disse que o processo de 10nm ++ proporcionará um desempenho adicional 15% melhor na mesma potência ou uma redução de 30% na mesma performance em comparação com o processo original de 10nm.

Mais tarde, Murthy Renduchintala, presidente do cliente e do grupo de arquitetura de sistemas e negócios de IoT, foi mais explícito e disse que os principais produtos estão buscando uma melhoria de desempenho superior a 15% a cada ano em uma "cadência anual de produtos".

Bohr voltou a descrever um novo processo chamado 22 FFL, o que significa processamento de 22 nm usando FinFETs de baixo vazamento. Ele disse que esse processo permite uma redução de até 100x no vazamento de energia em comparação com o plano convencional tecnologia, e teria superior densidade do que qualquer outro processo de 22 nm, juntamente com a possibilidade de FinFETs de maior desempenho. O interessante aqui é que um design de chip pode usar dois tipos diferentes de transistores em um único chip; transistores de alto desempenho para processamento de aplicativos e transistores de baixo vazamento para circuitos sempre conectados.

Isso pode ser projetado para competir com outros processos de 22nm, como o processo de 22nm FDX (silício sobre isolante) da Global Foundries. A idéia parece ser que, com 22 nm, você pode evitar o duplo padrão e as despesas adicionais que os nós mais restritos exigem, mas ainda assim obtém um bom desempenho.

Renduchintala falou sobre como, como fabricante integrado de dispositivos (IDM) - uma empresa que cria processadores e os fabrica -, a Intel tem a vantagem de uma "fusão entre tecnologia de processo e desenvolvimento de produtos". A empresa pode escolher entre vários tipos de técnicas de IP e de processo, incluindo a escolha de transistores que se adequam a cada parte do seu design, disse ele.

O que eu achei mais interessante foi sua discussão sobre como o design do processador estava passando de um núcleo monolítico tradicional para um design "misturar e combinar". A idéia de núcleos heterogêneos não é novidade, mas a ideia de poder ter diferentes partes de um processador construídas em matrizes usando diferentes processos, todos conectados entre si, pode ser uma grande mudança.

Permitindo isso é a EMIB (Embedded Multi-Interconnect Bridge) que a Intel começou a enviar com suas tecnologias recentes FPATs Stratix 10 e discutiu o uso em futuros produtos de servidor Xeon em seu recente dia de investidor.

Renduchintala descreveu um mundo futuro em que um processador pode ter núcleos de CPU e GPU produzidos nos processos mais recentes e densos, com coisas como componentes de IO e comunicações que não se beneficiam tanto com o aumento da densidade em um processo anterior e outras coisas em nós ainda mais antigos. Todas essas matrizes seriam conectadas usando essa ponte EMIB, que permite conexões mais rápidas que os pacotes multi-chips tradicionais, mas é mais barato em comparação ao uso de um interposer de silício.

Se tudo isso acontecer, toda a estrutura de novos processadores poderá mudar. De obter um novo processador inteiramente feito em um novo processo a cada dois anos, podemos estar caminhando para um mundo isso envolve uma mudança muito mais gradual da tecnologia de processo em apenas partes do chip. Isso também abre a possibilidade de adicionar muito mais coisas ao próprio chip, integrando mais IO componentes, para diferentes tipos de memória. A longo prazo, isso pode sinalizar grandes mudanças na maneira como os chips - e os sistemas que eles fornecem - funcionam.

Michael J. Miller é diretor de informações da Ziff Brothers Investments, uma empresa de investimentos privados. Miller, editor-chefe da PC Magazine de 1991 a 2005, escreve este blog para o PCMag.com para compartilhar seus pensamentos sobre produtos relacionados ao PC. Este blog não oferece dicas de investimento. Todos os direitos são recusados. Miller trabalha separadamente para uma empresa de investimento privado que pode a qualquer momento investir em empresas cujos produtos são discutidos neste blog, e nenhuma divulgação de transações com valores mobiliários será feita.