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Embora os fornecedores de chips geralmente não introduzam novos chips na Conferência Internacional de Circuitos Estaduais de Estado Sólido (ISSCC), eles geralmente fornecem mais detalhes sobre o funcionamento interno dos produtos já anunciados. Aqui estão algumas coisas que achei interessantes no show desta semana.
Arquitetura de servidor Ivytown da Intel
A Intel discutiu a versão mais recente de sua família de processadores Xeon E7, um chip com até 15 núcleos e 30 threads, conhecido como Ivytown. É baseado na arquitetura Ivy Bridge EP usada no Xeon E5 2600 V2. O processador é construído usando a tecnologia de processo de 22nm da Intel com transistores Tri-Gate (as aletas têm 34nm de altura e 8nm de largura) e substituirá o atual Xeon E7 baseado em Westmere EX. Em comparação, o atual Xeon E7, produzido em um processador HKMG plano de 32 nm, possui 10 núcleos e 20 threads e 30 MB de cache L3 em comparação com 37, 5 MB na versão Ivytown.
Um dos recursos mais interessantes dessa nova família de processadores é sua arquitetura modular. A planta baixa consiste em três colunas de cinco núcleos, cada uma com sua própria fatia de cache L3, um barramento em anel incorporado e E / S dedicada na parte superior e inferior das colunas (links QPI na parte superior e controlador de memória na parte inferior). A Intel planeja criar uma versão de 10 núcleos removendo a coluna da direita; e para criar uma versão de 6 núcleos removendo ainda mais duas linhas.
A versão de 15 núcleos possui 4, 31 bilhões de transistores - o que a Intel diz ser o melhor para qualquer microprocessador - e mede 541 milímetros quadrados. A versão de 10 núcleos possui 2, 89 bilhões de transistores e mede 341 milímetros quadrados. A variante de 6 núcleos possui 1, 86 bilhão de transistores e mede 257 milímetros quadrados. As frequências de operação variam de 1, 4 GHz a 3, 8 GHz com TDPs que variam de 40 W a 150 W.
O outro aspecto interessante do Ivytown é sua arquitetura de buffer de memória. A mesma matriz suporta memória DDR3 padrão de quatro canais, executando até 1867MT / se uma nova interface VMSE (Voltage-Mode Single-Ended) de quatro canais para um buffer de extensão de memória que roda a 2667 MT / s. No total, ele pode suportar até 12 TB de memória em um servidor de 8 soquetes - três vezes a capacidade de memória do Westmere EX. A versão de 15 núcleos estará disponível em dois pacotes diferentes: um compatível com a plataforma Romley (Socket-R) existente para atualizações fáceis e outro que permite uma nova plataforma usando buffers de memória.
Mais detalhes de Haswell
A Intel também forneceu vários detalhes sobre a arquitetura Haswell, usada na atual família Core. Isso também usa transistores Tri-Gate de 22 nm. A Intel disse que Haswell integra várias novas tecnologias, incluindo um regulador de tensão totalmente integrado ou FIVR (consolidando a plataforma de cinco reguladores de tensão em um), cache DRAM incorporado para melhor desempenho gráfico, estados de menor consumo de energia, IO otimizado, instruções AVX2 e um unidade inteira SIMD mais ampla.
Existem três variações básicas de Haswell: Primeiro, há um quad-core que se comunica com um PCH (Platform Controller Hub) separado com gráficos mais rápidos (dois a quatro núcleos). Segundo, existe uma plataforma de ultrabook que combina um Haswell de núcleo duplo com o PCH em um único pacote com vários chips. O processador suporta estados de baixa energia, o PCH é modificado para menor energia e os dois se comunicam através de um barramento de baixa energia, o que reduz a energia em espera em 95%. Finalmente, há uma versão com gráficos Iris Pro e cache eDRAM de 128 MB no mesmo pacote. Os pacotes com vários chips usam uma E / S dentro do pacote que fornece alta largura de banda e baixa energia entre a CPU e a PCH e a eDRAM.
Dependendo do número de núcleos da CPU e dos gráficos (GT2 ou GT3), a Haswell possui de 960 a 1, 7 bilhão de transistores e a matriz mede de 130 a 260 milímetros quadrados. Ele foi projetado para operar em 0, 7 a 1, 1 volts com uma ampla faixa de frequência de 1, 1 a 3, 8 GHz.
A matriz eDRAM de 128 GB mede 77 milímetros quadrados e fornece largura de banda máxima de 102 GBps. A Intel disse que, comparado ao mesmo sistema sem eDRAM, o cache adicional oferece ganhos de desempenho de até 75%, embora o desempenho geral seja aumentado de 30 a 40%.
O rolo compressor da AMD capacita Kaveri
A AMD, que tende a colocar mais gráficos no que chama de unidades de processamento acelerado (APUs, ou processadores que combinam CPUs e gráficos) focada em seu novo núcleo de CPU, conhecido como Steamroller, usado na nova série de processadores Kaveri da empresa. O núcleo Steamroller, produzido em um processo CMOS a granel de 28nm, possui 236 milhões de transistores em uma área de 29, 47 milímetros quadrados. Isso inclui dois núcleos inteiros, duas unidades de decodificação de instruções e vários elementos compartilhados, incluindo a busca de instruções, a unidade de ponto flutuante e 2 MB de cache L2. A AMD normalmente usa um desses módulos Steamroller em seus chips "dual-core" (refletindo os 2 núcleos inteiros); e dois em seus chips "quad-core".
Comparado com o núcleo anterior do Piledriver, produzido em um processo SOI de 32 nm, o Steamroller adiciona uma segunda unidade de decodificação de instruções, um cache de instruções compartilhado maior de 96 KB e outros aprimoramentos. A AMD disse que isso levou a até 14, 5% a mais de instruções por ciclo, o que se traduz em 9% de desempenho melhor em aplicativos de thread único e 18% de desempenho em aplicativos de thread duplo. Ele também pode rodar a uma frequência maior de 500 MHz na mesma potência ou fornecer o mesmo desempenho com uma redução de 38% na potência. O núcleo do Steamroller foi projetado para operar em uma faixa de 0, 7 a 1, 45 volts.
Processadores móveis da MediaTek, Renesas e Qualcomm
Várias empresas fizeram apresentações em seus processadores baseados em ARM.
A MediaTek falou sobre seu HMP (processador multinúcleo heterogêneo) de 28nm com uma CPU quad-core e GPU dupla. O chip MediaTek possui dois núcleos Cortex A15, rodando a 1, 8 GHz, e dois núcleos Cortex A7, rodando a 1, 4GHz, combinados com uma GPU de núcleo duplo Imagination G6200 400MHz. Ele também possui um codec de vídeo em hardware Full HD e um processador de sensor de imagem de 13 megapixels.
A MediaTek também falou sobre a tecnologia PTP (Performance, Thermal e Power) que monitora o chip e controla a energia. Nesse caso, a empresa disse que a PTP permite um aumento de 23% na velocidade do relógio ou uma economia de energia de até 41%.
Esse chip usa o verdadeiro processamento HMP da ARM, o que significa que qualquer combinação de grandes e pequenos núcleos de um a quatro pode estar em execução, dependendo da carga de trabalho. A MediaTek disse que, usando o HMP verdadeiro, o chip pode oferecer um desempenho 33 a 51 por cento melhor em cargas de trabalho pesadas ou uma eficiência energética 2-5x melhor em cargas de trabalho leves, enquanto o gerenciamento térmico adaptável oferece outro aumento de 10 por cento no desempenho.
A Renesas apresentou um processador heterogêneo de oito núcleos HPM de 28nm "proposto", projetado para dispositivos móveis e sistemas de entretenimento e lazer para carros. O chip usa quatro núcleos Cortex A15 de 2GHz e quatro núcleos Cortex A7 de 1GHz. Ele é capaz de operar todos os 8 núcleos simultaneamente para obter o melhor desempenho, mas também usa a arquitetura heterogênea e as técnicas de gerenciamento de energia para otimizar o desempenho de determinadas cargas de trabalho ou envelopes de energia.
A Qualcomm descreveu seu processador de sinal digital Hexagon, usado em seus SoCs móveis para uma variedade de aplicativos de multimídia e modem. A versão atual é fabricada no processo CMOS a granel de 28 mm HKMG. Esse projeto tem como alvo altas instruções por relógio, em oposição a altas frequências de operação.
No lado do servidor ARM, a Applied Micro falou sobre o primeiro processador ARMv8 de 64 bits da empresa, anunciado pela primeira vez durante a recente cúpula do Open Compute. Isso é baseado em um módulo de processador "Potenza" (PMD), que inclui dois núcleos que compartilham 256 KB de cache L2. O Potenza é fabricado em CMOS a granel de 40 nm e cada PMD contém 84 milhões de transistores e usa 14, 8 milímetros quadrados de área da matriz. Ele pode operar em até 3GHz a 0, 9 volts, mas em média 4, 5W em cargas de trabalho típicas. A plataforma do servidor X-Gene 3 inclui quatro PMDs (oito núcleos), um cache L3 compartilhado de 8 MB e quatro canais de memória DRAM em torno de um comutador central. Ele também integra Ethernet de 10 GB, SATA 2/3, PCIe Gen. 3 e USB 3.0.
A próxima geração de tecnologia de processo de chip
Também houve algumas apresentações sobre a próxima geração de tecnologia de processo de chip, já que quase todos os principais fabricantes de chips planejam mudar para a produção 3D ou FinFET, no nó de 14 ou 16 nm (seguindo a Intel, que já está vendendo chips de 22 nm). com essa tecnologia).
A Samsung falou sobre seu próximo processo FinFET de 14nm, mostrando um array de 128Mb 6T SRAM e chip de teste. A Samsung disse que os FinFETs são uma boa solução para SoCs móveis de baixa potência, porque fornecem boa escala, alta corrente e baixo vazamento, além de um bom controle de canal curto.
Isso também apresenta alguns desafios para as SRAMs, porque a tensão de alimentação da SRAM não foi reduzida. Agora, a SRAM ocupa 20 a 30% da área de matriz de um SoC, mas usa cerca de 40 a 50% da energia. Para resolver esses problemas, a Samsung propôs algumas novas técnicas para operar SRAMs usando transistores FinFET com tensão de alimentação mais baixa.
O TSMC abordou questões semelhantes, exibindo seu chip SRAM de 16nm e 128Mb. A TSMC disse que os FinFETs se tornaram uma tecnologia convencional para produção além de 20 nm, mas disse que o tamanho da largura e comprimento do canal com os FinFETs é um desafio para o dimensionamento da 6T-SRAM convencional e da tensão de alimentação. O TSMC propôs duas técnicas de assistência à gravação para superar esses problemas.
Esses são problemas bastante técnicos, mas a solução dos problemas é fundamental para que possamos obter chips mais densos e com maior eficiência de energia no futuro.
