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Na conferência Hot Chips desta semana, os anúncios mais interessantes foram sobre processadores de última geração. Eles foram projetados para grandes sistemas baseados em Unix, mas mostram o quanto de potência os chips de ponta atuais podem oferecer. Eles não são os tipos de sistemas que a maioria de nós executa em nossos racks de servidores corporativos ou os que você vê em data centers em grande escala, mas são os que executam aplicativos de missão crítica em grandes empresas, ou talvez em situações de computação de desempenho.
A cada ano, o Hot Chips é o local onde esses chips recebem introduções detalhadas. No ano passado, vimos o Power 7+ e zNext da IBM, o SPARC64 X da Fujitsu e o SPARC T5 da Oracle e este ano aprendemos mais detalhes sobre a série z, o SPARC M6 da Oracle, bem como sucessores das séries SPARC X e IBM Power e Fujitsu.
O mais fascinante deles foi o Power8 da IBM, que terá 12 núcleos, cada um capaz de executar até oito threads, com 512 KB de cache SRAM Nível 2 por núcleo (6 MB no total L2) e 96 MB de DRAM incorporada compartilhada como um cache de Nível 3. Em parte, o que torna o sistema tão incomum é um novo chip de buffer de memória chamado Centaur, que contém 16 MB de DRAM incorporada em um cache L4 e um controlador de memória. Cada chip Power8 pode conectar-se a oito deles (para um total de 96MB DRAM L4 embutido fora do chip). Observe que cada Centaur também possui quatro portas DDR de alta velocidade para uma capacidade total de memória de 1 TB por soquete.
O Power8 será um grande chip de 650 mm 2, produzido no processo SOI de 22 nm da IBM. (Isso por si só é notável, pois a IBM pode ser a única empresa que comercializa esse processo.) Comparado com a geração anterior Power 7+, que foi fabricada em um processo SOI de 32 nm, o Power8 deveria ter mais do que o dobro da largura de banda de memória em 230 GBps. A IBM diz que cada núcleo deve ter 1, 6 vezes o desempenho do Power7 em aplicativos de thread único e o dobro do desempenho SMT (multi-threaded simétrico).
A IBM mudou de uma interface proprietária para dar suporte ao PCIe Gen 3 com sua própria CAPI (Coherence Attach Processor Interface), permitindo que aceleradores como FPGAs (matrizes de portas totalmente programáveis, usadas para acelerar aplicativos específicos) tenham coerência total no cache de hardware. E afirmou que licenciará os núcleos como parte do seu recém-anunciado Open Power Consortium.
A empresa disse que seus clientes tradicionais da Power Systems são bancos, clientes financeiros e grandes varejistas, mas falou sobre trabalhar para expandir os usos para incluir big data e análise. A IBM ainda não anunciou a disponibilidade do produto, mas disse que possui "um laboratório cheio de sistemas".
A IBM também forneceu mais detalhes sobre seu subsistema de processador zEC12, que foi visualizado no ano passado como "zNext". A arquitetura do sistema, projetada para uso nos mainframes da série z, inclui até seis chips de processador central (CP), conectados a um controlador de sistema (SC), todos combinados em um módulo de vários chips para criar um nó para o sistema. (Cada sistema pode ter vários nós.) Cada CP possui seis núcleos de 5, 5 GHz, cada um com seu próprio cache L1 e L2 e 48 MB de cache eDRAM L3 compartilhado para um total de 2, 75 bilhões de transistores em uma matriz que mede 598 mm 2, produzida em SOI de 32 nm. O SC possui 192Mb de eDRAM L4 compartilhado mais as interfaces para os seis CPs e usa 3, 3 bilhões de transistores em um molde que mede 526mm 2, também produzido em 32nm SOI.
A empresa disse que esse chip é otimizado para ambientes altamente virtualizados, grandes cargas de trabalho de imagem única e alto compartilhamento de dados entre processadores. A IBM observou que os mainframes continuam sendo o coração da maioria dos sistemas de caixas eletrônicos, cartões de crédito e grandes supermercados.
Para os sistemas Unix, a Power normalmente enfrenta o Itanium da Intel, que não estava representado na feira deste ano, e os projetos baseados em SPARC da Oracle (baseados na aquisição da Sun) e Fujitsu.
A Oracle visualizou seu SPARC M6, que usa o mesmo núcleo S3 que o M5 anterior, que era um design de seis núcleos / 48 threads com até 32 soquetes, mas deveria ser dimensionado para projetos maiores. O M6 terá 12 núcleos / 96 threads com 48 MB de cache L3 e foi projetado para escalar até 96 soquetes, usando um chip chamado Bixby, que atua como um chip ponte para permitir melhor a coerência da memória entre vários soquetes. (Para dimensionamento "sem cola", ele pode escalar até oito soquetes sem uma remessa especial.) Por exemplo, um sistema M5-32 atual inclui 32 processadores M5 SPARC e 12 chips Bixby. O M6, que possui 4, 27 bilhões de transistores, também será fabricado em um processo CMOS de 28nm relativamente padrão.
A Oracle disse que o M6 foi ajustado para o software da Oracle, incluindo o software básico e a pilha de bancos de dados, além de aplicativos e bancos de dados em memória.
A Fujitsu exibiu seu SPARC64X +, seu sucessor do SPARC64 X. Novamente, isso também não parece ser uma grande mudança; como seu antecessor, possui 16 núcleos com dois threads cada e 24 MB de cache compartilhado de nível 2 e possui cerca de três bilhões de transistores em uma matriz medindo cerca de 600 mm 2. Mas oferece um desempenho mais alto, até 3, 5 GHz, e um desempenho muito mais alto, com a Fujitsu reivindicando 448 gigaflops e 102 GBps de taxa de transferência de memória. Escala até 64 soquetes, usando blocos de construção de quatro CPUs e dois chips de barra cruzada (que chama de XBs). Cada soquete pode suportar até 1 TB de DRAM. Uma grande mudança é que as interconexões entre os chips agora são muito mais rápidas.
A Fujitsu também destacou o que descreveu como "software em chip" projetado para acelerar aplicativos específicos, incluindo criptografia, bibliotecas de números decimais e processamento de banco de dados.
Tanto a Fujitsu quanto a Sun conversaram sobre os anos de experiência que tinham no design de chips SPARC e prometeram novas melhorias.
Todos esses processadores visam fatias relativamente pequenas do mercado de servidores. Mas pense na tecnologia subjacente: suporte para 64 ou 96 soquetes, com um terabyte de memória por soquete, com coisas como DRAM incorporada, interconexões mais rápidas e melhor coerência. É tudo incrível e incrivelmente poderoso.
