Intel dicas tecnologia de processo de 14nm, microarquitetura de broadwell

No Intel Developer Forum, na semana passada, vários engenheiros da Intel revelaram muitos detalhes técnicos sobre o processador Core M, a microarquitetura geral de Broadwell e o processo de 14 nm subjacente a ele.

O Sr. Engenheiro Principal e Arquiteto Chefe de CPU Srinivas Chennupaty explicou como, embora Broadwell seja o "tick" na cadência "tick / tock" da Intel (o que significa que é principalmente um processo reduzido para 14 nm), a microarquitetura Broadwell foi estendida da arquitetura Haswell usado nos atuais produtos de 22 nm. Embora a maior parte da apresentação tenha sido na versão de baixo consumo de energia Core M destinada a tablets, 2 em 1 e ultrabooks sem ventilador, ele observou que essa arquitetura precisa oferecer suporte a uma ampla gama de produtos, de tablets a servidores Xeon.

Em geral, ele disse que toda a arquitetura foi projetada para melhorar a energia dinâmica e o gerenciamento térmico, com uma redução na energia ociosa do sistema no chip (SoC) e uma faixa operacional dinâmica aumentada, permitindo que ela trabalhe em uma faixa mais ampla de energia. É por isso que a versão Core M, que reduz a potência total de apenas 4, 5 watts, funciona em sistemas sem ventilador.

Parte disso se deve ao aprimoramento do gerenciamento de energia dentro do próprio núcleo, como na forma como ele pode se ajustar a vários estados de energia, para que ainda possa obter "turbo boost" quando necessário sem superaquecer o processador e tenha uma voltagem totalmente integrada aprimorada regulador (FIVR) projetado para variar a tensão de uma maneira que monitore o pico de demanda e ofereça um desempenho aprimorado em baixa potência. Ele também oferece um melhor monitoramento de toda a solução, incluindo o PCH (controlador de plataforma separado) ou chipset, para que o PCH, por sua vez, possa acelerar a energia dos recursos conectados, permitindo que os links entrem em estados de baixa energia para itens como unidades SATA, PCI Express e USB. E possui gerenciamento ativo da temperatura da pele, para que o próprio chip possa monitorar sua temperatura e ajustar o uso de energia de acordo.

A microarquitetura em si pode obter mais desempenho do que a geração Haswell anterior na mesma frequência, devido a recursos como um agendador fora de ordem maior, previsão de endereço aprimorada e melhoria no cálculo de vetor e ponto flutuante.

No geral, ele disse, enquanto as instruções de thread único por ciclo aumentaram apenas um pouco nesta geração, tudo isso acrescenta que o desempenho de thread único nos últimos 7 anos aumentou 50% na mesma velocidade.

Outras mudanças incluem novas instruções para criptografia e segurança, melhor monitoramento e alguns aprimoramentos nas extensões de memória transacional (conhecidas como TSX ou Transactional Synchronization Extensions) e comandos de virtualização (VT-x) que estavam na geração anterior.

O chipset PCH que acompanha o Core M é conhecido como PCH-LP e é realmente produzido no processo de 22 nm. Isso foi projetado para usar cerca de 25% menos energia quando ocioso e reduzir a energia ativa em cerca de 20%. Também inclui melhorias no armazenamento de áudio e PCI Express.

No geral, ele disse, as mudanças permitem duas vezes a redução de energia do que você esperaria da escala de processos tradicional, juntamente com instruções aprimoradas de thread único por relógio e desempenho vetorial.

Melhorias semelhantes também foram aplicadas aos gráficos, de acordo com o Sr. Engenheiro Principal e Arquiteto Gráfico Aditya Sreenivas. Aqui, novamente, o objetivo era aprimoramentos de desempenho / watt, como melhores características de potência dinâmica e vazamento, otimizando para operação com baixa tensão; e melhorias na microarquitetura para reduzir a energia dinâmica. Ele observou que isso também foi projetado para funcionar em 6 e 10 watts, talvez sugerindo novas versões futuras.

A própria arquitetura gráfica se parece com a versão anterior, mas a versão GT2 usada na implementação Core M aumentou de 20 para 24 unidades de execução, organizadas em três "sub-fatias", cada uma com 8 EUs. (Em outra palestra, um engenheiro da Intel focado na arquitetura de computação deu exemplos de versões dos gráficos com 12 e 48 UEs, sugerindo versões futuras.)

Uma diferença importante é que esta versão suporta o Direct X 11.2 e está pronta para DX12 e suporta Open GL 4.3 e Open CL 2.0. Isso significa que quase todos os jogos e aplicativos devem funcionar com os gráficos aqui, embora não necessariamente com a mesma velocidade que você veria em um chip gráfico discreto. Mas, no total, essas alterações podem representar uma melhoria de 40% no desempenho gráfico em alguns casos, em comparação com a série Haswell-Y anterior.

Outra grande mudança é o suporte à Memória Virtual Compartilhada (SVM) no OpenCL, permitindo que os componentes da CPU e da GPU sejam usados ​​para a computação. Esse parece ser essencialmente o mesmo conceito que a Heterogeneous System Architecture (HSA), adotado pela AMD e outros.

A nova arquitetura também apresenta algumas melhorias nas funções de mídia, de acordo com o Intel Fellow e o arquiteto-chefe de mídia Hong Jiang. Ele disse que o chip permite que coisas como a Intel Quick Sync e a transcodificação de vídeo sejam "duas vezes mais rápidas" que a versão anterior, com qualidade melhorada. Além disso, agora possui suporte para decodificação VP8, além de AVC, VC-1, MPEG2 e MVC para vídeo; Decodificação JPEG e Motion JPEG para videoconferência e fotografia digital; e decodificação e codificação HEVC acelerada por GPU para até 4K 30fps. Além de permitir vídeos em 4K, essas alterações devem permitir uma reprodução de vídeo em Full HD 25% mais longa.

14nm Process Tech

Embora a Intel tenha fornecido muitas informações sobre a tecnologia de processo de 14nm anteriormente, Mark Bohr, pesquisador sênior da Intel, Logic Technology Development, percorreu o novo processo e compartilhou mais informações.

"Pelo menos para a Intel, a Lei de Moore continua", disse ele, mostrando um slide indicando que a Intel tem uma média de escala de 0, 7x de transistores a cada geração há anos e que continua a fazê-lo. (Observe que, se ele for dimensionado em ambas as dimensões, você obterá um novo transistor com cerca de 50% do tamanho de um na geração anterior, que é o que a Lei de Moore prevê tecnicamente.)

Ele falou sobre como essa foi a segunda geração da Intel em seus transistores "Tri-Gate", após a introdução de 22 nm (a Intel usa o termo "Tri-Gate" para cobrir transistores em que o canal é elevado acima do substrato, como uma barbatana e o controle). envolve os três lados, uma estrutura que a maioria da indústria chama de transistores "FinFET"). Ele observou que a distância entre as barbatanas diminuiu de 60 nm para 42 nm na mudança para o novo processo; a altura das barbatanas aumentou de 34nm para 42nm. (No slide acima, o "dielétrico high-k" está em amarelo; o eletrodo da porta de metal em azul, usando o design high-k / metal-gate que a Intel usa desde seu nó de 45 nm.)

Na geração de 14nm, ele disse que a menor dimensão crítica era a largura de uma barbatana de três portas, que era de cerca de 8 nm, enquanto outras dimensões críticas variavam de 10nm a 42nm (para a distância entre o centro de um passo de barbatana e o centro). do próximo passo da barbatana). Ele observou que os transistores geralmente são feitos com várias aletas, e a redução do número de aletas por transistor resulta em densidade melhorada e menor capacitância.

Nesta geração, ele disse, o passo da barbatana diminuiu 0, 7x (de 60 para 42nm), o passo do portão em 0, 87x (de 90 a 70 nm) e o passo da interconexão em 0, 65x (de 80 a 52nm), dando ao média total em torno da média histórica de 0, 7x. Outra maneira de ver isso, disse ele, era multiplicar o pitch do portão e o pitch do metal, e lá ele disse que a Intel estava em 0, 53 para o dimensionamento da área lógica, o que ele disse ser melhor que o normal. (Além disso, eu também estava interessado que os slides da Bohr mostrassem o processador Core M com 1, 9 bilhão de transistores em seu tamanho de matriz de 82 mm2, em comparação com os 1, 3 bilhão que o diagrama oficial possui; a Intel PR reconheceu o erro e disse que 1, 3 bilhão é a figura correta.)

Ao analisar o custo por transistor, Bohr concordou que o custo por pastilha de silicone produzido está aumentando devido a etapas adicionais de mascaramento - com algumas camadas agora exigindo padrões duplos e até triplos. Mas ele disse que, uma vez que o nó de 14nm alcança uma escala de área melhor que o normal, ele mantém o custo normal por redução de transistor.

De fato, ele mostrou gráficos indicando que a Intel espera que essas reduções continuem no futuro. E ele continuou argumentando que as mudanças também estão resultando em menor vazamento e maior desempenho e, portanto, em um melhor desempenho por watt, que ele disse estar melhorando em 1, 6X por geração.

Ele observou que, ao passar do Haswell-Y para o Core M, a Intel teria um dado que era 0, 51x o tamanho do chip anterior se fosse neutro em termos de recursos; com os recursos adicionais projetados, ele disse, o Core M alcançou uma escala de área de matriz de 0, 63x.

Bohr disse que o 14nm está agora em produção em volume no Oregon e no Arizona e será iniciado na Irlanda no início do próximo ano. Ele também disse que, embora a Intel possuísse duas versões de transistores - de alta voltagem e de vazamento ultra baixo -, agora ela possui um espectro de recursos, de alta potência a muito mais baixo, com diferentes transistores, pilhas de interconexão etc.

Muito disso parece fazer parte do esforço da Intel no espaço de fundição, onde produz chips para outras empresas. De fato, Sunit Rikhi, gerente geral do negócio de fundição, apresentou Bohr e depois deu sua própria palestra mostrando todas as opções que a Intel oferece. (Embora a Intel possua tecnologia avançada, ela não tem experiência em fabricar chips de baixa potência que concorrentes como TSMC e Samsung. Por isso, enfatiza sua liderança na fabricação de 14 nm).

Em seguida, chega 10nm, com Bohr dizendo que agora estava na "fase de desenvolvimento completo" e que seu "trabalho diário" estava trabalhando no processo de 7nm.

Ele disse que estava muito interessado no EUV (litografia ultravioleta extrema) por seu potencial em melhorar a escala e simplificar o fluxo do processo, mas disse que não estava pronto em termos de confiabilidade e capacidade de fabricação. Ele disse que nem os nós de 14nm nem 10nm usam essa tecnologia, embora ele gostasse. Ele disse que a Intel "não está apostando nisso" por 7nm e pode fabricar chips naquele nó sem ele, embora tenha dito que seria melhor e mais fácil com o EUV.

Bohr disse que uma mudança para as bolachas de 450 mm, do padrão de 300 mm que toda a indústria agora usa, ajudaria a reduzir o custo por transistores. No entanto, ele disse, custa muito desenvolver um conjunto de ferramentas completo e uma nova fábrica e dependeria de várias grandes empresas colaborando para fazer tudo isso. Ele disse que o setor ainda não chegou a um acordo sobre o momento certo para isso, por isso está dentro de alguns anos.

No geral, ele disse que ainda não viu o fim da escala e observou que os pesquisadores da Intel estavam procurando soluções diferentes em transistores, padrões, interconexões e memória. Ele disse que há vários artigos técnicos interessantes ultimamente sobre coisas como dispositivos III-V (usando diferentes materiais semicondutores) e T-FETs (transistores de efeito de campo em túnel), e "sempre há algo interessante" chegando.